FPGA Cyclone EP1C3T144C8N con 2910 LEs, 144 pines TQFP, funcionamiento a 3,3 V, PLL integrado, E/S de bajo costo y flexibles para control integrado y prototipado

Características

■ De 2910 a 20 060 LEs, ver la Tabla 1–1

■ Hasta 294 912 bits de RAM (36 864 bytes)

■ Admite la configuración a través de un dispositivo de configuración serie de bajo costo

■ Soporte para estándares de E/S LVTTL, LVCMOS, SSTL-2 y SSTL-3

■ Soporte para el estándar PCI de 66 y 33 MHz, 64 y 32 bits

■ Soporte de E/S LVDS de alta velocidad (640 Mbps)

■ Soporte de E/S LVDS de baja velocidad (311 Mbps)

■ Soporte de E/S RSDS de 311 Mbps

■ Hasta dos PLL por dispositivo proporcionan multiplicación de reloj y desplazamiento de fase

■ Hasta ocho líneas de reloj globales con seis recursos de reloj disponibles por fila de bloque de matriz lógica (LAB)

■ Soporte para memoria externa, incluyendo DDR SDRAM (133 MHz), FCRAM y SDRAM de velocidad de datos única (SDR)

■ Soporte para múltiples núcleos de propiedad intelectual (IP), incluyendo funciones Altera® MegaCore® y megafunciones del Programa de Socios de Megafunciones de Altera (AMPPSM).

Descripción

Los dispositivos Cyclone® contienen una arquitectura bidimensional basada en filas y columnas para implementar lógica personalizada. Las interconexiones de columnas y filas de diferentes velocidades proporcionan interconexiones de señal entre los LAB y los bloques de memoria integrados.

La matriz lógica consta de LAB, con 10 LE en cada LAB. Un LE es una pequeña unidad de lógica que proporciona una implementación eficiente de las funciones de lógica del usuario. Los LAB se agrupan en filas y columnas a través del dispositivo. Los dispositivos Cyclone varían entre 2910 y 20 060 LEs.

Los bloques M4K RAM son bloques de memoria de doble puerto real con 4K bits de memoria más paridad (4608 bits). Estos bloques proporcionan memoria de doble puerto real dedicada, de doble puerto simple o de puerto único de hasta 36 bits de ancho a hasta 250 MHz. Estos bloques se agrupan en columnas a través del dispositivo entre ciertos LAB. Los dispositivos Cyclone ofrecen entre 60 y 288 Kbits de RAM integrada.

Cada pin de E/S del dispositivo Cyclone está alimentado por un elemento de E/S (IOE) ubicado en los extremos de las filas y columnas de LAB alrededor de la periferia del dispositivo. Los pines de E/S admiten varios estándares de E/S de un solo extremo y diferenciales, como el estándar PCI de 66 y 33 MHz, 64 y 32 bits y el estándar de E/S LVDS a hasta 640 Mbps. Cada IOE contiene un búfer de E/S bidireccional y tres registros para registrar las señales de entrada, salida y habilitación de salida. Los pines DQS, DQ y DM de doble propósito junto con las cadenas de retardo (utilizadas para alinear las señales DDR en fase) proporcionan soporte de interfaz con dispositivos de memoria externos como DDR SDRAM y dispositivos FCRAM a hasta 133 MHz (266 Mbps).

Los dispositivos Cyclone proporcionan una red de reloj global y hasta dos PLL. La red de reloj global consta de ocho líneas de reloj globales que impulsan todo el dispositivo. La red de reloj global puede proporcionar relojes para todos los recursos dentro del dispositivo, como IOE, LE y bloques de memoria. Las líneas de reloj globales también se pueden utilizar para señales de control. Los PLL Cyclone proporcionan sincronización de propósito general con multiplicación de reloj y desplazamiento de fase, así como salidas externas para soporte de E/S diferencial de alta velocidad.

INFORMACIÓN

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