Descripción

El núcleo del procesador host e200z4 del microcontrolador está basado en la tecnología Power Architecture® y está diseñado específicamente para aplicaciones integradas.este núcleo admite instrucciones para el procesamiento de señales digitales (DSP).
El MPC5644A tiene dos niveles de jerarquía de memoria que consta de 8 KB de caché de instrucciones, respaldado por 192 KB de SRAM en el chip y 4 MB de memoria flash interna.El MPC5644A incluye una interfaz de bus externa, y también un bus de calibración que solo es accesible cuando se utiliza el sistema de calibración vertical Freescale.
Este documento describe las características del MPC5644A y destaca las características eléctricas y físicas importantes del dispositivo.

MPC5644A Microcontrolador

Fichero de datos
• Núcleo de arquitectura de potencia de 150 MHz e200z4
¢ Codificación de instrucciones de longitud variable (VLE)
Arquitectura superescalera con 2 unidades de ejecución
¢ Hasta 2 instrucciones enteras o con coma flotante por ciclo
¢ hasta 4 operaciones de multiplicación y acumulación por ciclo
• Organización de la memoria
Memoria flash en chip de 4 MB con ECC y lectura mientras se escribe (RWW)
¢ 192 KB de SRAM en el chip con funcionalidad de espera (32 KB) y ECC
Cache de instrucciones de 8 KB (con bloqueo de línea), configurable en 2 o 4 direcciones
14 + 3 KB de código eTPU y memoria RAM de datos
¢ 5 x 4 interruptor de barra transversal (XBAR)

Interfaz de bus externo (EBI) con puerto esclavo y puerto maestro
• Protección de seguridad fallida
Unidad de protección de memoria de 16 entradas (MPU)
Unidad CRC con 3 submódulos
Sensor de temperatura de las uniones
• Interrupciones
Control de interrupción configurable (con NMI)
DMA de 64 canales
• Canales en serie
3 x EICI
3 x DSPI (2 de los cuales soportan el segundo canal micro aguas abajo [MSC])
3 x FlexCAN con 64 mensajes cada uno
1 x módulo FlexRay (V2.1) de hasta 10 Mbit/s con doble o único canal y 128 objetos de mensaje y ECC
• 1 x eMIOS: 24 canales unificados
• 1 x eTPU2 (eTPU de segunda generación)
32 canales estándar
1 x módulo de reacción (6 canales con tres salidas por canal)
• 2 convertidores analógicos a digitales mejorados (eQADC)
- 40 canales de entrada de 12 bits (multiplexados en 2 ADC); ampliables a 56 canales con multiplexadores externos
6 colas de comandos
¢ Apoyo a los activadores y DMA
¢ 688 ns tiempo mínimo de conversión
• Cargador de arranque CAN/SCI/FlexRay integrado en el chip con módulo de asistencia al arranque (BAM)
• Nexo
Clasificación 3+ para el núcleo e200z4
Clasificación 1 para el eTPU
• JTAG (5 pines)
• Semáforo de activación del desarrollo (DTS)
¢ Registro de semáforos (32 bits) y registro de identificación
Se utiliza como parte de un protocolo de adquisición de datos activado
El pin EVTO se utiliza para comunicarse con la herramienta externa
• Generación de relojes
¢ Oscilador principal de 4 40 MHz en el chip
FMPLL en el chip (circuito bloqueado de fase con modulación de frecuencia)
• Hasta 120 líneas de E/S de uso general
Se puede programar individualmente como entrada, salida o función especial

• Modo de reducción de potencia: modo lento, parada y modo de espera
• Sistema de abastecimiento flexible
- 5 V de alimentación única con lastre externo
¢ Fuente de alimentación externa múltiple: 5 V, 3,3 V y 1,2 V
• Los paquetes
¢ 176 LQFP
¥ 208 MAPBGA
¢ 324 TEPBGA
CSP de 496 pines (sólo herramienta de calibración)